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synced 2025-08-31 03:19:27 +00:00
f47b48fb678581d6ee369cfe26b3513100b7d53e
Fix a bug on the ARM GIC model where interrupts are not set pending on the correct target CPUs when they are triggered by writes to the Interrupt Set Enable or Set Pending registers. Signed-off-by: Daniel Sangorrin <dsl@ertl.jp> Signed-off-by: Peter Maydell <peter.maydell@linaro.org>
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Description
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